搜搜考试网verilog生成块有什么特殊的意义吗
来源：学生作业帮 编辑：搜搜考试网作业帮 分类：综合作业 时间：2024/06/05 06:04:03
verilog生成块有什么特殊的意义吗
我觉得generate-endgenerate完全可以用begin-end来代替呀!
我觉得generate-endgenerate完全可以用begin-end来代替呀!
说白了,就是化繁为简用的,if_else还能用与或非代替呢···
用来简化代码（不是简化电路）效果还是很好的,比如你需要例化几十的模块,这个就很有用了.
再问： 还是没看出来生成快的作用在哪里，他和begin-end的区别在哪里？
再答： 上面说了，就是拿来产生多个模块，相当于复制电路。
begin-end本身是没有什么作用的，不大明白你怎么会拿generater和begin-end比较···
举个例子，我已经有一个模块A，可以产生1位的伪随机码，但我现在需要32位的伪随机码，我就可以用generate-for产生32个模块从而输出32位伪随机码。当然你也可以例化32次A模块产生32位伪随机码，作用是一样的，代码简洁很多。
主要用到的是generate-for，generate-if还不如直接用`ifdef的
用来简化代码（不是简化电路）效果还是很好的,比如你需要例化几十的模块,这个就很有用了.
再问： 还是没看出来生成快的作用在哪里，他和begin-end的区别在哪里？
再答： 上面说了，就是拿来产生多个模块，相当于复制电路。
begin-end本身是没有什么作用的，不大明白你怎么会拿generater和begin-end比较···
举个例子，我已经有一个模块A，可以产生1位的伪随机码，但我现在需要32位的伪随机码，我就可以用generate-for产生32个模块从而输出32位伪随机码。当然你也可以例化32次A模块产生32位伪随机码，作用是一样的，代码简洁很多。
主要用到的是generate-for，generate-if还不如直接用`ifdef的