verilog变量reg和wire问题
来源:学生作业帮 编辑:搜搜考试网作业帮 分类:综合作业 时间:2024/05/09 19:30:06
verilog变量reg和wire问题
module FADD(A,B,Cin,Sum,Cout);
input A,B,Cin;
output Sum,Cout;
...
endmodule
module Test;
...
FADD M(C1,C2,C3,C4,C5);
...
endmodule
答案是Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)
能举个例子说明下么,百度知道那个说得不清楚c3是对应Cin的,怎么一个只能wire另一个两个都可以
module FADD(A,B,Cin,Sum,Cout);
input A,B,Cin;
output Sum,Cout;
...
endmodule
module Test;
...
FADD M(C1,C2,C3,C4,C5);
...
endmodule
答案是Cin(wire) Cout(wire/reg) C3(wire/reg) C5(wire)
能举个例子说明下么,百度知道那个说得不清楚c3是对应Cin的,怎么一个只能wire另一个两个都可以
verilog里一般不声明输出类型的话 默认是wire型的
如果你想在输出处寄存一下:比如使用always语句,则必须声明为reg类型
wire是线网,就是相当于实际中的连接线,你想assign的话就是直接连接,就是用wire型,他的值是随时变化的.比如你想寄存一下,让他在时钟边沿才变化就需要reg类型了
你的问题应该是主要讨论下wire型和reg型的应用区别吧
另外,团IDC网上有许多产品团购,便宜有口碑
如果你想在输出处寄存一下:比如使用always语句,则必须声明为reg类型
wire是线网,就是相当于实际中的连接线,你想assign的话就是直接连接,就是用wire型,他的值是随时变化的.比如你想寄存一下,让他在时钟边沿才变化就需要reg类型了
你的问题应该是主要讨论下wire型和reg型的应用区别吧
另外,团IDC网上有许多产品团购,便宜有口碑
在Verilog中对于一个变量,是选成wire型还是选成reg型,根据什么标准来选择?
初级verilog hdl中关于reg的问题 reg [0:7]leddig;和reg[31:0]count;
Verilog中输入变量能用REG型吗?是不是input a;和reg a;在一个程序中就是连在一起的?可以用reg b
Verilog 中,定义变量reg [15:0] A,则变量A 由 _______ 位二进制组成.
verilog 定义寄存器类型的变量时,reg[3:0] a与reg[4:1] a有什么不同?
verilog中reg[2:-3] 另外和 reg[5:0]有什么区别?初学者
verilog里面,变量wire[7,0]a;跟wire[8,1]a;第二个数字是什么意思?是一样的吗?为什么有这样的表
为什么在verilog中要定义wire?
verilog语句理解问题
verilog always问题
问个verilog语法问题,
请问:在Verilog HDL中reg[3:0],vga=4'b0001分别是什么意思?